Схема ускоренного переноса

Схе́ма уско́ренного перено́са — комбинационная логическая схема, входит в арифметико-логическое устройство большинства современных ЭВМ микропроцессоров и микроконтроллеров.

Предназначена для параллельного формирования битов переноса при сложении двоичных чисел в сумматоре. Обычно строится каскадным способом, состоит из нескольких схем ускоренного переноса меньшей разрядности, обычно равной натуральной степени числа 2, но существуют и однокаскадные схемы ускоренного переноса, формирующие сигналы переноса для всех битов слова одновременно.

Преимущество этой схемы в сравнении с последовательным соединением двоичных сумматоров — существенное ускорение арифметических операций. Недостаток — используется большее количество логических элементов.

Принцип работы

Шаблон:Дополнить раздел Термины:
Carry Lookahead Unit (CLU) — схема ускоренного переноса.
Carry Look-ahead Adder (CLA) — схема сумматора с ускоренным переносом.
Group propagate (PG) — групповой сигнал распространения переноса.
Group generate (GG) — групповой сигнал генерации переноса.

При использовании схемы ускоренного переноса (LCU) каждый одинарный разряд сумматора вырабатывает сигнал генерации переноса ( $g_{n}$ ) и сигнал распространения переноса ( $p_{n}$ ).

4-битная схема

Одинарные разряды сумматора объединяются в группы по четыре одинарных разряда в каждой группе. Схема ускоренного переноса вырабатывает сигналы переноса $C_{1}, C_{2}, C_{3}, C_{4},$ групповой сигнал генерации переноса (GG) и групповой сигнал распространения переноса (PG).

Выведем схему ускоренного переноса. Условимся точкой ( $\cdot$ ) обозначать логическое И (AND), знаком сложения (+) — логическое ИЛИ (OR), символом $\oplus$ — сложение по модулю 2 ИСКЛЮЧАЮЩЕЕ ИЛИ (XOR).

Выражение переноса полного двоичного сумматора записывается в виде:

C_{i + 1} = a_{i} \cdot b_{i} + b_{i} \cdot C_{i} + C_{i} \cdot a_{i}

Вынесем $C_{i}$ за скобки:

C_{i + 1} = a_{i} \cdot b_{i} + (a_{i} + b_{i}) \cdot C_{i}

Таблица истинности этого выражения эквивалентна следующему:

C_{i + 1} = a_{i} \cdot b_{i} + (a_{i} \oplus b_{i}) \cdot C_{i}

Последнее выражение удобно для построения полного суммирующего элемента, так как переиспользуется операция $\oplus$ , необходимая для вычисления суммы. Исходное удобно для построения отдельной схемы с ускоренным переносом, так как логическое или проще в реализации чем исключающее или.

Для удобства записи сделаем замену $a_{i} \cdot b_{i} = G_{i}$ ; $a_{i} + b_{i} = P_{i}$ либо $a_{i} \oplus b_{i} = P_{i}$ :

C_{i + 1} = G_{i} + P_{i} \cdot C_{i}

Распишем выражения переноса для первых четырёх разрядов:

C_{1} = G_{0} + P_{0} \cdot C_{0}

C_{2} = G_{1} + P_{1} \cdot C_{1}

C_{3} = G_{2} + P_{2} \cdot C_{2}

C_{4} = G_{3} + P_{3} \cdot C_{3}

Подставим $C_{1}$ в $C_{2}$ , $C_{2}$ в $C_{3}$ , $C_{3}$ в $C_{4}$ :

C_{1} = G_{0} + P_{0} \cdot C_{0}

C_{2} = G_{1} + G_{0} \cdot P_{1} + P_{0} \cdot P_{1} \cdot C_{0}

C_{3} = G_{2} + G_{1} \cdot P_{2} + G_{0} \cdot P_{1} \cdot P_{2} + P_{0} \cdot P_{1} \cdot P_{2} \cdot C_{0}

C_{4} = G_{3} + G_{2} \cdot P_{3} + G_{1} \cdot P_{2} \cdot P_{3} + G_{0} \cdot P_{1} \cdot P_{2} \cdot P_{3} + P_{0} \cdot P_{1} \cdot P_{2} \cdot P_{3} \cdot C_{0}

Групповой сигнал генерации переноса $G G$ и групповой сигнал распространения переноса $P G$ формируются следующим образом:

P G = P_{0} \cdot P_{1} \cdot P_{2} \cdot P_{3}

G G = G_{3} + G_{2} \cdot P_{3} + G_{1} \cdot P_{2} \cdot P_{3} + G_{0} \cdot P_{1} \cdot P_{2} \cdot P_{3}

4-битная схема ускоренного переноса выпускается в интегральном исполнении, например: SN74182 (ТТЛ), MC10179 (ЭСЛ) и MC14582, 564ИП4^[1] (выполненная по технологии КМОП).

16-битная схема

16-разрядный сумматор может быть создан путём объединения четырёх 4-битных сумматоров с четырьмя схемами ускоренного переноса (4-bit CLA Adder), дополненных пятой схемой ускоренного переноса, которая используется для обработки групповых сигналов генерации переноса — GG и распространения переноса — PG.

Принимаемые на входе сигналы распространения переноса ( $P G$ ) и генерируемые каждой их четырёх схем сигналы (GG). Затем, схема ускоренного переноса генерирует соответствующие сигналы.

Предположим, что $P_{i}$ это сигналы PG и $G_{i}$ это GG из i^й, то выходные биты устанавливаются следующим образом:

C_{4} = G_{0} + P_{0} \cdot C_{0}

C_{8} = G_{4} + P_{4} \cdot C_{4}

C_{12} = G_{8} + P_{8} \cdot C_{8}

C_{16} = G_{12} + P_{12} \cdot C_{12}

Подставляя $C_{4}$ сперва в $C_{8}$ , затем $C_{8}$ в $C_{12}$ , затем $C_{12}$ в $C_{16}$ получаем следующее выражение:

C_{4} = G_{0} + P_{0} \cdot C_{0}

C_{8} = G_{4} + G_{0} \cdot P_{4} + P_{0} \cdot P_{4} \cdot C_{0}

C_{12} = G_{8} + G_{4} \cdot P_{8} + G_{0} \cdot P_{4} \cdot P_{8} + P_{0} \cdot P_{4} \cdot P_{8} \cdot C_{0}

C_{16} = G_{12} + G_{8} \cdot P_{12} + G_{4} \cdot P_{8} \cdot P_{12} + G_{0} \cdot P_{4} \cdot P_{8} \cdot P_{12} + P_{0} \cdot P_{4} \cdot P_{8} \cdot P_{12} \cdot C_{0}

$C_{4}$ соответственно генерирует бит переноса на вход второй схемы; $C_{8}$ на вход третьей; $C 12$ на вход четвёртой; и $C_{16}$ генерирует бит переполнения.

Кроме того, можно указать сигналы распространения переноса и генерации переноса для схемы ускоренного переноса:

P_{L C U} = P_{0} \cdot P_{4} \cdot P_{8} \cdot P_{12}

G_{L C U} = G_{12} + G_{8} \cdot P_{12} + G_{4} \cdot P_{12} \cdot P_{8} + G_{0} \cdot P_{12} \cdot P_{8} \cdot P_{4}

64-битная схема

Объединив четыре схемы сумматора и схему ускоренного переноса вместе, получим 16-битный сумматор. Четыре таких блока могут быть объединены в 64-разрядный сумматор. Дополнительные схемы ускоренного переноса (второго уровня) необходимы, чтобы принимать сигналы распространения переноса ( $P_{L C U}$ ) и сигналы генерации переноса( $G_{L C U}$ ) от каждой схемы сумматора.

Достоинства и недостатки

Достоинства:

Высокая скорость работы.

Недостатки:

Бо́льшие затраты оборудования

Схемы формирования параллельного переноса имеют существенное преимущество в скорости перед схемами последовательного переноса.

См. также

Сумматор

Литература

Шаблон:Книга

Ссылки

Шаблон:Примечания

Источники

↑ Справочник по низкочастотным цифровым КМОП микросхемам. ИП4 — схема ускоренного переноса 564ИП4 = MC14582A http://www.rlocman.ru/comp/koz/cd/cdh39.htm Шаблон:Wayback

[1] Справочник по низкочастотным цифровым КМОП микросхемам. ИП4 — схема ускоренного переноса 564ИП4 = MC14582A http://www.rlocman.ru/comp/koz/cd/cdh39.htm Шаблон:Wayback

[1]

Схема ускоренного переноса

Содержание

Принцип работы

4-битная схема

16-битная схема

64-битная схема

Достоинства и недостатки

См. также

Литература

Ссылки

Источники

Навигация

Схема ускоренного переноса

Принцип работы

4-битная схема

16-битная схема

64-битная схема

Достоинства и недостатки

См. также

Литература

Ссылки

Источники

Навигация

Поиск